SystemVerilog语言知识介绍(doc 28页)
所属分类：信息化知识
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资料简介：
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SystemVerilog语言知识介绍目录：
1. 接口（Interface）
2. 全局声明和语句
3. 时间单位和精度
4. 抽象数据类型
5. 有符号和无符号限定符
6. 用户定义的类型
7. 枚举类型
8. 结构体和联合体
9. 数组
10. 在为命名的块中声明
11. 常量
12. 可重定义的数据类型
13. 模块端口连接
14. 字母值
15. 强制类型转换
16. 操作符
17. 唯一性和优先级决定语句
18. 底部检测的循环
19. 跳转语句
20. 块名字和语句标签
21. 对事件控制的增强
22. 新的过程
23. 动态过程
24. 任务和函数增强
25. 连续赋值的增强
26. $bit系统函数
27. `define的增强
28. 状态机建模
SystemVerilog语言知识介绍内容摘要：
SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE 1364-2001 Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、压缩和非压缩数组、 接口、断言等等，这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力。SystemVerilog由Accellera开发，它主要定位在芯片的实现和验证流程上，并为系统级的设计流程提供了强大的连接能力。下面我们从几个方面对SystemVerilog所作的增强进行简要的介绍，期望能够通过这个介绍使大家对SystemVerilog有一个概括性的了解。
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